`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    17:17:44 04/03/2014 
// Design Name: 
// Module Name:    clock_divider 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module clock_divider(clk,rst,clk_25Mhz);
input clk;
input rst;
output clk_25Mhz;

/////////////////////////////////////////////////////
// Begin clock division
parameter N = 2;    // parameter for clock division
reg clk_25Mhz;
reg [N-1:0] count;
always @ (posedge clk) begin
	if(rst) begin
		count <= 0;
		clk_25Mhz <= count[N-1];
	end
	else begin
		count <= count + 1'b1;
		clk_25Mhz <= count[N-1];
	end
end
// End clock division
/////////////////////////////////////////////////////

endmodule
